[반도체]Tech를 이해해야 전략이 보인다

20.09.02_ 신한금투 최도연 연구위원

DDR5 도입과 EUV 적용 전망

비메모리는 7nm 선폭부터 노광 공정에서 EUV가 적용되고 있다. NAND는 선폭을 줄이는 것보다 적층 단수를 높이는 것이 원가 개선에 효율적이기 때문에, 아직 EUV 적용이 필요하지 않다. DRAM은 Capacitor의 A/R(Aspect Ratio, 종횡
비) 때문에 EUV 공정 도입 요구도가 낮았으나, 1Anm(14nm 급)부터 EUV가 적용될 전망이다. EUV 노광 장비 구매에 따른 감가상각비 부담보다 DPT, QPT 공정 축소에 따른 원가 개선 효과가 더 커지기 때문이다.

 

DDR5 적용 효과를 요약하면 빠른 속도, 저전력, 성능 개선 등이다. 이 때 DDR5 도입이 가장 크게 요구될 곳은 서버 시장이다. 서버는 대용량의 반도체가 24시간 가동되어야 하는 특성상 매우 높은 에너지 비용이 수반될 수 밖에 없다.
DDR5 초기 시장에서 DDR4 대비 가격 프리미엄이 형성되어야 함에도 불구하고, 유지/보수 비용 감소로 구매 비용을 충분히 보완할 수 있다는 점을 감안하면 서버 업체에게 고성능 DDR5 채용은 매우 매력적인 선택이다

 

DDR5 전환은 후공정 장비/부품/기판 업체들에게 긍정적(수혜 업체: 기판, 수동부품, 소켓, 후공정 장비 등)

전공정보다 후공정에서의 변화가 훨씬 클 전망 이다. 전공정에서는 Cell 영역의 주변회로 설계 변화가 있으나 제조하는 공정에 서 변화는 거의 없을 것으로 보인다. 그러나 후공정에서는 DDR5 전환 시 데이터 전송 속도 및 동작 전압 변경으로 공정 Recipe 및 장비/부품에 큰 변화가 생길 수 있다. 따라서 DDR5 전환 시 관련 업체들의 실적 개선 폭이 크게 발생할 것으로 보인다. DDR5 전환으로 심텍 등의 PCB부품과 수동부품 업체, 유니테스트, 테크윙, 엑시콘 등의 후공정 장비 업체, ISC, 리노공업 등의 소켓 업체들의 실적이 대폭 개선 될 것으로 전망한다. DDR5 전환은 DRAM 업황에 매우 긍정적

이다.

DRAM 공정에서 EUV를 적용하면, 노광장비 신규 구매에 따른 비용이 증가한다. EUV를 적용하지 않으면, 노광장비 구매 비용은 발생하지 않으나 DPT 및 QPT에 의한 Step 수가 기하급수적으로 증가할 수 있다.

DRAM EUV 적용에 대한 오해와 진실

(1) EUV가 적용되면, DRAM 공정 개발 속도가 회복될 수 있나? 아니다.
DRAM은 공정 난이도가 기하급수적으로 상승하고 있다. 공급제약이 DRAM 영업이익률 상승에 긍정적 영향을 미치고 있다. 수요 증가 이후 대응되어야 할 공급 증가가 느리게 진행되기 때문이다. EUV 적용으로 DRAM 공급제약이 해소된
다면, DRAM Big Cycle 논리가 훼손될 수도 있다.

그러나 EUV 적용으로는 DRAM 공정 개발 속도를 회복시키지 못할 전망이다. DRAM 공정 개발 속도 둔화의 근본적인 문제는 Patterning을 못해서가 아니라, Capacitor의 A/R(Aspect Ratio, 종횡비)를 제어하지 못하기 때문이다. EUV가 X
축 및 Y축의 Patterning을 개선시키기 위한 접근이라면, DRAM의 Capacitor 공정 이슈는 Z축에 대한 접근이 필요하다

 

(3) EUV가 적용되면, DPT, QPT가 사라지나? 아니다.
EUV 도입이 늦어지면서, 반도체 업체들은 DPT, QPT 등의 공정을 사용해 왔다. 따라서 EUV가 적용될 경우, 기존 ArF 노광 장비 적용 하에 차선으로 선택됐던 DPT, QPT 공정들이 축소될 수 있다. 그렇다고 DPT, QPT가 사라지지는 않을
것이다. DRAM 업체들은 (EUV 적용 + DPT, QPT 제거) 공정과 (ArF 적용 + DPT, QPT 적용) 공정을 효율성 측면에서 혼합하여 사용할 전망이다. 다만 DPT, QPT가 EUV가 적용되지 않는 가정보다는 줄어들 수 있다.

 

3D NAND 원가를 결정하는 가장 중요한 요소는 ① 적층 단수이다. 그런데 NAND 업체들의 적층 단수는 큰 차이가 없다. 적층 단수로 드러나지 않는 원가 요소는 ② Step 수와 ③ 수율 등이 있다. 각 업체들의 3D NAND 64단(또는 72
단)의 용량 및 밀도를 비교해 보면 큰 차이가 없다. 그리고 수율이 높은 수준으로 완성되어야 양산을 진행한다는 가정을 하면, NAND 업체들간 수익성 격차는 Step 수에서 결정되고 있다고 무방하다. 그리고 Step 수 차이는 Single Stack
(Single-Tier)이냐 Double Stack(Double-Tiers)이냐에 따라 결정된다.

 

같은 64단이라도 Cell 영역을 한번에 구현하느냐(64단 X 1), 두번에 구현하느냐 (32단 X 2)에 따라 Step 수가 크게 다르다. Single Stack이 Double Stack보다 Step 수가 적어, 동일 적층 단수에서 20-30% 원가가 낮은 것으로 추정된다. Single Stack을 구현하지 못하고 어쩔 수 없이 Multi-tiers를 선택하는 이유는 공정기술 난이도 상승 때문이다. 적층수가 높아져서 Hole의 A/R(Aspect Ratio, 밑면 대 높이 비율)이 커지면, Hole Etching 시 불량 확률이 높아지고, 균일도 높은 공정 조절이 어려워지기 때문이다.

삼성전자도 V7부터 Double Stack 적용 예정(Double Stack 적용은 공급 제약으로 연결) 
삼성전자는 128단(V6) 공정 3D NAND 양산을 준비 중이다. 업계에 따르면, 삼성전자는 128단까지 Single Stack을 적용한다. 도시바가 92단, SK하이닉스가 72단, 마이크론이 64단부터 Double Stack을 어쩔 수 없이 선택한 것과 비교하면,
삼성전자의 3D NAND 공정기술력은 가히 압도적인 것으로 평가된다.

 

삼성전자의 Double Stack 적용, 후발업체들의 Triple Stack 적용 구간에서 지난 2016-18년에서 경험한 공급제약 심화, Big Cycle 재현을 전망한다. 이때 NAND 업체들은 TLC에서 QLC로의 전환을 진행할 전망이다. TLC에서 QLC로 전환
시 동일한 전공정(적층 단수 및 선폭) 기준에서 20-25% 수준의 원가 개선 효과가 발생할 수 있다. 그러나 고객들의 인증, 생산업체들의 공정 확보 등을 고려하면, QLC가 Main Stream으로 자리잡기까지는 시간이 오래 걸릴 것으로 보인다.

 

비메모리 Foundry는 중요한 기술 변화를 앞두고 있다. 전공정 3nm 선폭부터 기존 FinFET 공정 적용으로는 누설전류 제어가 어렵다. Foundry 업체들은 FinFET 공정을 개선한 GAA(Gate All Around) 공정을 도입할 전망이다. 후공정에서도
TSV(Through Silicon Via) 등 부가가치 향상 경쟁이 본격화될 전망이다.

 

Foundry 업체들의 핵심 경쟁력 3가지
Fabless 업체들의 성장 기회는 그대로 Foundry 업체들에게 연결될 수 밖에 없다. 말 그대로 Fabless 업체들은 팹이 없기 때문이다. 인텔의 헤게모니 훼손과 비인텔 진영의 시장 확장 구간에서 Foundry 업체들은 더 큰 파이를 차지하기 위해
경쟁하고 있다. Foundry 업체는 고객들의 칩 요구 성능을 높여 주어야 한다. 비메모리 칩 성능개선은 통상적으로 속도 증가, 전력소모량 감소, 기타 성능 개선 등이 요구된다. 이를 위한 Foundry 업체들의 핵심 역량은 ① 납기 대응력, ② 전
공정 기술, ③ 후공정 기술 등 크게 세가지로 요약된다.

 

반도체 핵심 소자인 Transistor를 구현할 때, Foundry 전공정에 요구되는 것은 처리 속도를 증가시키고, 소비전략을 감소시키는 것이다. Transistor의 선폭이 좁아지면, 누설전류(Leakage Current)가 발생하여 Short Channel Effect가 발생한다. 누설전류가 발생할 경우, 전력소모량이 많아진다. 현재까지 Foundry 업체들은 HKMG(High-k Metal Gate)와 FinFET 공정을 적용하여 기술을 개발해 왔다. 14nm 선폭부터 적용되어 온 FinFET 공정이 4nm 미만 선폭에서는 한계를 보일
가능성이 높다.

 

그래서 Foundry 업체들은 GAA(Gate All Around) 공정을 적용할 전망이다. 언론보도에 의하면, 삼성전자는 3nm 선폭부터, TSMC는 3nm 또는 2nm부터 GAA 공정을 적용할 계획이다. GAA 공정 기술 개발을 먼저 성공하는 업체가 대형 고
객들에게 수주를 선점할 전망이어서, GAA가 본격 적용될 2021-22년이 Foundry 시장에 변곡점이 될 가능성 높다.

GAA를 적용하는 이유는 FinFET과 동일하다. 두 공정 모두 Transistor의 전류가 이동하는 소스와 드레인 사이에 구조를 개선하여 접촉 면적을 늘리고(속도를 증가시키고), 물고기 지느러미 모양처럼 쥐어짜게 만들어 누설전류를 최소화하는
접근이다. GAA는 FinFET보다 전류가 이동하는 접촉 면적이 넓고 전류가 흐르는 채널 4면을 Gate가 둘러싸고 있다. FinFET보다 채널 조정 능력을 추가적으로 개선시킨 방법이다.

GAA는 Transistor 구조를 전면적으로 변경하는 것이기 때문에, 공정 기술상 많은 어려움이 등장할 것으로 전망된다. 구조 변화로 인해 Vth(Threshold Voltage) 등 Transistor Engineering이 매우 어려워 진다. 최적의 Transistor 조건을 찾기
위해 상당한 연구 개발 기간이 필요하다. 또한 소스 및 드레인 영역에 pit 또는hole이 발생할 가능성이 높고, Dry Etch시 PR(Photo Resist)이 마스크 역할을 제대로 수행하기 어려워 Patterning 난이도가 상승할 것이다.

 

③ 후공정 기술
비메모리 시장에서 후공정은 OSAT(Outsourced Semiconductor Assembly and Tect) 업체들이 담당하고 있다. 패키징, 테스트 등 후공정 기술은 난이도가 전공정 대비 훨씬 낮고 반도체 성능 개선에 크게 기여하지 못했기 때문에 부가가치
가 상대적으로 낮다. 그래서 Foundry 업체들은 전문 OSAT 업체들에게 후공정을 외주로 맡기고 있다.

 

그런데 F/O(Fan Out)과 TSV(Through Silicon Via) 등 신규 후공정 기술 도입으로, 후공정으로도 큰 폭의 반도체 성능 개선이 가능해졌다. 이에 TSMC 또는 삼성전자가 직접 F/O 또는 TSV 등 후공정 기술을 내재화하여 부가가치를 상승시
킬 수 있다. Foundry 업체들이 후공정 기술에 직접 관여하여, 수주 경쟁에 기회로 활용하거나 더 높은 가격을 책정 받으려고 노력할 전망이다. F/O 또는 TSV는 전공정이 완성된 반도체 칩에 추가적으로 고성능, 고용량, 저전력화를 더할 수 있다. TSV가 궁극적인 기술로 예상되며, F/O은 TSV 기술이 완성되기 전 최상위 후공정 기술로 평가된다. TSV가 양산이 본격화되면 F/O은 차상위 기술로 포지션될 전망이다.

TSV가 본격화되기 전 비메모리 시장에서는 후공정 기술로 F/O을 요구하고 있다. 상대적으로 TSV 대비 공정 난이도가 낮기 때문이다. F/O을 구현하는데 TSMC와 삼성전자는 다른 방법을 선택했다. TSMC가 WLP(Wafer Level Package)
F/O으로, 삼성전자는 PLP(Panel Level Package) F/O으로 개발을 시도했다. 그리고 TSMC가 WLP F/O로 양산화에 먼저 성공했고, 애플의 A 시리즈 칩을 독점 수주할 수 있었다.